资深物理设计工程师 (时钟架构与收敛方向)

职位描述 在高性能数据中心CPU设计中，时钟系统（Clocking）是决定频率上限和功耗表现的核心。我们不满足于EDA工具自动生成的常规时钟树。我们需要一位具备深厚电路功底的后端专家，能够从物理层出发，精细控制 Global Skew，对抗变率（OCV）影响，并能深度参与 Deskew 架构设计与 PLL/DLL 定制化对接。 核心职责 (Key Responsibilities) 时钟架构设计与优化 (Clock Topology & Design)： 负责高性能模块及全芯片（Top-level）的时钟树规划，平衡 Global Skew、Insertion Delay 以及 Power。 设计并实现复杂的时钟拓扑（如 H-Tree, Mesh, 或 Hybrid Clock Structure），以应对超高频（3GHz+）下的收敛挑战。 时钟 deskew 与变率控制 (Skew & OCV Management)： 深度控制 OCV (On-Chip Variation) 和 LDE (Layout Dependent Effect) 对时钟路径的影响。 负责 Clock Deskew 方案的物理落地，参与定制化延迟单元（Delay Cells）和时钟缓冲器（Clock Buffers）的选择与布局。 定制化电路对接 (PLL/DLL Integration)： 与模拟设计团队紧密协作，定义并集成定制化 PLL/DLL 模块，确保高性能时钟源在物理层的高完整性传输。 进行时钟信号的 SI (Signal Integrity) 分析和电磁耦合预防，控制 Jitter 和 Duty Cycle Distortion。 全流程物理收敛 (Full Flow Closure)： 负责从 Synthesis, Floorplan 到签核（Sign-off）的全流程，重点突破关键路径的时序收敛。 建立并优化针对高性能时钟的 STA (Static Timing Analysis) 约束策略 岗位职责 教育背景： 微电子、电子工程、集成电路设计等相关专业本科及以上学位。 核心经验： * 5年以上 后端物理设计经验，且必须有至少两款以上先进工艺（7nm/5nm/3nm）量产芯片的成功经历。 具有高性能 CPU / GPU 或大型 SoC 的时钟树设计（CTS）实战经验。 电路功底 (Hardcore Circuit Skills)： 具备极强的电路理论基础，能够从晶体管能级理解延迟和变率，而非仅仅操作 EDA 工具。 深入理解 PVT、OCV (AOCV/POCV) 以及工艺偏差对时钟树的影响。 EDA 工具专家： 精通主流后端设计工具（如 Innovus, ICC2, Tempus, PrimeTime 等）。 能够编写高水平的 Tcl/Python 脚本，实现定制化的时钟分析和自动化物理实施。 任职资格 素质要求： 具有第一性原理解决问题的能力，面对极端时序违例能够提出物理层面的创新解决方案。 具备良好的团队协作能力，能与前端架构和模拟电路团队无缝对接。 🔥 加分项 (Preferred Qualifications) 1.具备 Custom Layout 经验，或亲自设计过时钟树中的特制 Cell。 2.熟悉 Low Power Clock Gating 技术及多电压域下的时钟设计。 3.有海外顶级半导体公司（如 Intel, AMD, NVIDIA, Marvell 等）高性能芯片研发经历。