UVM验证专家 / IP集成验证工程师 (UVM Specialist)

职位描述 睿思芯科 (RiVAI) 在RISC-V高性能CPU的核心验证上，坚定地采用高效的软件驱动协同仿真 (Software-Driven Co-Simulation) 方法学。但作为一家融入全球半导体生态的公司，我们深知UVM在第三方IP集成和客户交付场景中的通用性。 我们需要一位心态开放的UVM顶尖高手。 你将是团队中的“特种兵”——在需要与外部生态（如EDA VIP、第三方IP、客户验收标准）对接时，你是权威的UVM专家；但在公司内部核心研发中，你愿意走出舒适区，拥抱C/C++和软件驱动的创新验证模式。 岗位职责 第三方IP验证与集成 (3rd Party IP Verification)： 负责外购高端IP（如DDR, PCIe, NOC等）的验证验收。利用供应商提供的UVM环境和VIP（Verification IP）进行集成测试，确保IP质量。 解决UVM环境与睿思芯科自研SoC环境的接口适配问题。 IP交付与客户支持 (Customer IP Handoff)： 当我们需要将特定IP交付给客户时，负责搭建符合行业标准（IEEE 1800.2）的UVM验证环境及套件，以满足客户的验收需求。 混合验证环境搭建 (Hybrid Methodology)： 设计并维护“桥接层”，实现UVM环境与内部C/C++ Performance Model/Reference Model的高效交互。 技术融合与转型 (Adaptation & Growth)： 在非UVM密集任务周期，深入学习并参与公司核心的软件驱动验证工作。 将UVM中优秀的覆盖率（Coverage）和受约束随机（Constrained Random）思想，引入到我们的C/C++验证框架中。 任职资格 UVM 硬实力 (The Specialist)： 电子工程或计算机相关专业硕士及以上学历。 5年以上UVM验证经验，精通SystemVerilog和UVM方法学（不仅是会用，要懂底层机制，能手写Sequence, Driver, Monitor, Scoreboard）。 熟练使用主流EDA厂商（Synopsys/Cadence）的VIP (Verification IP) 进行接口验证。 关键软素质：灵活性 (Flexibility - Must Have)： 非UVM教条主义者： 你精通UVM，但不迷信UVM。你理解UVM在处理器核心验证上的效率瓶颈，并愿意尝试新的方法。 学习意愿： 有强烈的意愿学习 C/C++ 和软件协同仿真技术。我们不希望你只守着UVM一亩三分地，而是希望你成为**“双语”验证专家**。 加分项： 有将SystemC/C++模型集成到UVM环境（DPI-C）的实际经验。 熟悉RISC-V架构或CPU总线协议（AXI/CHI/ACE）。