SoC设计工程师

🌟 关于睿思芯科 (About RiVAI) 睿思芯科 (RiVAI Technology Ltd.) 是一家总部位于深圳，专注于为数据中心应用设计和构建高性能RISC-V微处理器的行业领导者。 • 行业地位： 我们是中国领先的RISC-V公司之一，拥有清晰、极具竞争力的产品路线图。我们致力于推动高性能计算的下一代创新。 • 创始团队： 创始人谭章熹博士 (Dr. Zhangxi Tan) 是RISC架构发明人Dave Patterson教授的亲传学生，同时也是原始RISC-V创始团队的核心成员。我们以世界级的视野和技术积累引领行业发展。 💡 职位描述 (Job Description) 我们正在寻找一位具备系统级视野的数字IC设计工程师，负责高性能RISC-V处理器的SOC顶层集成工作。您将站在芯片设计的中心环节，将自研CPU内核与各类IP无缝衔接，在功能、性能、功耗和面积之间做出精妙权衡。如果您享受从微架构到RTL实现的全流程设计，渴望参与从概念到硅片的完整生命周期，我们期待您的加入。 💻 核心职责 (Key Responsibilities) • SOC顶层集成： 负责基于公司自研RISC-V CPU内核的SOC芯片顶层设计，完成各类IP（包括高速外设DDR/USB/SDIO、低速外设I2C/SPI/I2S/UART等）的集成与互联。 • 微架构与实现： 参与关键模块的微架构设计，使用System Verilog进行高质量RTL代码开发，并在功能、性能、功耗和面积之间做出合理的设计权衡。 • 代码审查： 参与设计和代码审查，确保代码质量和设计规范的一致性。 • 时钟与功耗优化： 负责芯片时钟网络和功耗方案的优化设计，确保芯片在目标频率下实现最优能效比。 • 任务管理： 能够合理规划和跟踪设计任务，确保项目按时交付。 • 全流程支持： • 为仿真验证过程中的芯片功能和性能调试提供设计支持。 • 熟悉数字电路全流程设计，能够与验证、后端、封装、PCB设计及样片测试团队紧密协作，主导或协调解决全流程中遇到的实际工程问题。 🎯 任职要求 (Minimum Requirements) • 教育背景： 电子工程、计算机、物理、数学等相关理工科专业，硕士或博士学历。 • 核心设计能力： • 具备使用System Verilog进行RTL设计的丰富经验。 • 熟悉数字电路全流程设计，从前端文档、RTL设计、验证到后端实现，具备系统级问题解决能力。 • 总线与外设： • 熟悉常见总线协议，包括CHI、AXI、AHB、APB等，具备总线开发和实现能力。 • 熟练掌握I2C、SPI、I2S、UART等慢速外设的集成。 • 熟悉DDR、USB、SDIO等高速外设的集成。 • 工具与脚本： 能熟练使用Python/Perl等脚本语言进行开发工作，提升设计效率。 • 加分项： • 对PCIE协议有实际项目经验者优先。 • 对RISC-V指令集、CPU体系架构、存储器分级体系有深入理解者优先。 • 具备功耗优化相关知识和实践经验者优先。 • 熟悉仿真平台（如Zebu、FPGA原型验证）者优先。 • 态度与精神： • 具备系统性思维和全局视野，能够从芯片整体角度出发做出设计决策。 • 优秀的沟通协调能力和团队合作精神，能够与架构、验证、后端、软件等多职能团队高效协作。 • 对解决具有挑战性的工程问题充满激情，具备较强的分析和解决问题的能力。 加入我们，您将站在高性能RISC-V处理器设计的最前沿，亲手定义下一代数据中心芯片的架构与实现！