模拟设计工程师

🌟 关于睿思芯科 (About RiVAI)​ 睿思芯科 (RiVAI Technology Ltd.) 是一家总部位于深圳，专注于为数据中心应用设计和构建高性能RISC-V微处理器的行业领导者。​ • 行业地位： 我们是中国领先的RISC-V公司之一，拥有清晰、极具竞争力的产品路线图。我们致力于推动高性能计算的下一代创新。​ • 创始团队： 创始人谭章熹博士 (Dr. Zhangxi Tan) 是RISC架构发明人Dave Patterson教授的亲传学生，同时也是原始RISC-V创始团队的核心成员。我们以世界级的视野和技术积累引领行业发展。​ 💡 职位描述 (Job Description)​ 在高性能CPU设计中，通用的Foundry存储器往往无法满足我们对PPA（性能、功耗、面积）的极致追求。因此，我们正在组建一支顶尖的定制化电路设计团队（Custom Circuit Team），专门攻克与处理器微架构深度耦合的高速Cache、Memory Compiler以及各类高性能Megacell。如果您不满足于标准单元库的局限，渴望在晶体管级别挑战性能极限，与顶尖的架构师和设计团队一起，从电路底层定义RISC-V处理器的未来，我们期待您的加入。​ 💻 核心职责 (Key Responsibilities)​ • 核心存储器设计： 负责高性能、低功耗定制化SRAM、Register File的电路架构设计与落地，满足CPU内核和缓存系统对极致速度与密度的需求。​ • 关键子电路优化： 设计并深度优化存储器关键子电路，包括Sense Amplifier、Bitline Control、Wordline Driver、Decoder等，挑战读写速度和功耗的物理极限。​ • Memory Compiler开发： 参与定制化Memory Compiler的开发，确保生成的存储器实例在不同容量、端面配置下均能满足严苛的时序、功耗和良率要求。​ • 定制化逻辑单元： 设计高性能定制化逻辑单元（Custom Megacells），针对数据通路（Datapath）和关键时序路径进行晶体管级的深度优化，突破标准单元库的性能瓶颈。​ • 全流程验证： 负责电路的SPICE仿真、时序建模（Characterization）及全可靠性验证（包含EM/IR、老化分析、蒙特卡洛分析等），确保电路在先进工艺下的鲁棒性。​ • 物理实现协同： 与后端Layout团队紧密协作，对关键模块进行版图指导与审查，确保物理实现与电路设计意图高度一致，最大化电路性能。​ 🎯 任职要求 (Minimum Requirements)​ • 教育背景： 集成电路设计、微电子、电子工程等相关专业硕士及以上学历。具备扎实的半导体器件物理和CMOS电路理论基础。​ • 工作经验： 5年以上存储器/SRAM/寄存器文件定制化设计经验。​ • 核心技术力：​ ◦ 深入理解SRAM单元的稳定性（SNM）、访问速度与功耗之间的精妙权衡。​ ◦ 熟悉先进工艺（如7nm/5nm/3nm）下的物理效应，包括FinFET器件建模、Layout Dependent Effects (LDE) 以及工艺角变化对电路的影响。​ ◦ 精通主流定制化设计工具和流程，包括Cadence Virtuoso, Spectre, HSPICE, FineSim等。​ • 加分项：​ ◦ 有高性能CPU缓存（L1/L2 Cache）或Register File成功流片经验者优先。​ ◦ 有Memory Compiler开发经验者优先。​ ◦ 深入理解计算机体系结构，能够与架构师和逻辑设计工程师进行高效沟通者优先。​ • 态度与精神：​ ◦ 对电路设计有极致的追求，渴望在晶体管级别挑战性能极限。​ ◦ 具备系统性思维，能够从PPA整体目标出发，做出最优的电路设计权衡。​ ◦ 优秀的沟通能力和团队协作精神，能够与Layout、架构、设计团队无缝衔接。​ 加入我们，您将不再只是标准单元库的使用者，而是高性能CPU核心电路的定义者和创造者。在这里，您设计的每一个晶体管，都将直接决定RISC-V处理器在数据中心的性能高度！